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MOS Capacitor의 제작 방법과 속성 와 C-V등을 측정(measurement)

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작성일17-11-29 15:32

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Download : MOS Capacitor의 제작 방법과 특성와 C-V등을 측정.hwp




그럼 MOSFET의 소자내에서 벌어지는 내부 작용에 상대하여 알아보도록 하자.

(1) 기본동작

p형 Si기판 위에 n형 채널이 형성된 경우의 기본적인 MOS트랜지스터를 참고그림 1에 나타냈다. 또한 공정상으로는 BJT보다 단위 면적당 작업 면적이 훨씬 적어서 대규모 집적회로(VLSI)설계시 많은 비중을 차지하고 있다.

2. 관련 지식
관련 parameters : Tox NA, ND, VFB, VT, Qf(Nf), Qm(Nm), Qit(Nit)
MOS capacitor












C-V 장치

Metal-oxide-P type Silicon



MOS Caoacitor는 전계를 이용한 소자중 하나이며, 그래서 일반적으로 MOSFET(Metal-Oxid e-Semiconductor Field-Effect-Transistor)라고 불린다. 이상적인 경우에는 로 가정하여 두 일함수에는 차이가 없으나 실제적으로는 그렇지가 않다. 그럼으로써 생기는 전계는 다음과 같은 식으로 주어질 수 있다.
참고그림 2의 MOS구조는 본질적으로 한쪽만이 반도체로 된 커패시터(capacitor)이다.

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설명


실험결과/기타

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? 실험 날짜:
날 씨 : 맑음
온 도 : 27°
습 도 : 43%

1. 실험 목적
- MOS Capacitor의 제작 방법과 특성(特性)을 알아본다. 단자수에서 같이 3단자 소자인 BJT와는 달리 MOSFET에서는 다수캐리어에 의해 전류가 조절되며, 하나의 캐리어만을 쓰게 되어 단극성(unipolar) 소자라고도 한다. 이와 비슷하게 는 반도체의 Fermi준위에서부터 반도체 밖까지 한 전자를 이동하는데 필요한 에너지를 말한다.

(2) 이상적 MOS Capacitor

외견상 단순한 MOS구조에서 생기는 표면效果는 실제로는 매우 복잡하다. 그에 대한 정의를 참고그림 2에서 나타내주고 있다.
C-V 등을 측정(測定) 하여 원리를 이해한다. 금속과 반도체 사이에 음의 전압을 가하면 금속의 표면에는 음의 전하가 부착되게 되고, 이와 대응되게 반도체의 표면에는 양의 전하가 축적이 될 것이다(Gauss law`s). p형 기판의 경우는 이런 현상이 반도체-산화물 계면에서의 정공축적(hole accumulation)으로써 발생된다된다. n+형 소스와 드레인영역은 비교적 저농도로 도핑된 p형 기판에 확산 또는 주입(공정)으로 이루어지며, 얇은 산화물층은 Si표면으로부터 Al금속 게이트를 분리시킨다.



4.실험결과
(1) 유전막(SiO2) 두께 ; d













UT(Å)
(Upper Thickness)
NU
TC
(Thickness cycle)

992
1.427
2791

1009
1.473
2790

987
1.471
2796

1xxx
1.467
2810

1002
1.468
280
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순서





다. 그래서 여기서는 그에 대한 모든 것을 다룰 수는 없는 관계로 일부 중요한 것들만 접근해 보기로 한다. 드레인-기판-소스의 결합은 직렬로 서로 반대방향으로 된 p-n접합을 포함하고 있기 때문에, 그들 사이에…(생략(省略)) 전도성 n형 채널이 없이는 드레인에서 소스로 아무 전류도 흐르지 않는다.
인가된 음의 전압으로 인해 금속의 Fermi 준위는 상대적으로 올라가게 되고 이로써 산화물 전도대역의 경사를 생기게 한다. 그리고 MOSFET은 제어전압(Gate voltage)이 기판의 종류가 p-type인 경우에는 순방향 전압으로 n-type인 경우에는 역방향 전압으로 쓰이며, 전도상태와 비전도상태 사이에서 제어되는 스위칭작용을 시키는 데 매우 적합해서 디지털회로에서 유용하게 사용된다된다. 참고그림에서 보는 는 금속의 일함수는 나타내는 항이며 금속의 Fermi준위로부터 금속 밖으로 한 전자를 이동하는데 필요한 에너지를 말한다.


하지만 MOS구조를 통하여 전류가 흐르지 않으므로 반도체내의 Fermi준위에는 변동이 전혀 있을 수 없다.

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